DFT硅后诊断与良率提升技术

DFT硅后诊断与良率提升技术副标题：故障定位、位图分析与硅诊断流程随着工艺节点从 28nm 一路下探到 5nm/3nm，单颗 SoC 的晶体管密度突破百亿级，缺陷机制也从传统的"卡他故障"为主演变为桥接、开路、延迟、单元内部缺陷、布局相关缺陷（layout-dependent defect）等多模混合。一颗芯片从流片回片到量产爬坡，第一轮硅数据（first silicon）几乎必然带着若干 failing pattern 与零散良率损失。如何把 tester 上捕捉到的失效向量（fail log）反推到具体逻辑位置、再下沉到物理缺陷，是 DFT 工程师与良率工程师必须打通的核心链路。硅后诊断（post-silicon diagnosis）正是这条链路的中枢：它接住 ATE 输出的 fail log，结合 ATPG 向量与网表，定位到候选缺陷（candidate）集合，再交给良率分析工具做统计聚合、交给 FA（物理失效分析）做切片与电镜成像，最终闭环到设计或工艺改进。本文系统讲解硅后诊断的方法分类、故障定位原理、扫描诊断与位图分析、主流工具（Tessent Diagnosis、YieldXplorer、Cadence Yield Analyzer 等）的实战流程，以及与 FA 衔接的工程实践，帮助 IC 测试工程师构建从 fail log 到 root cause 的完整能力。一、硅后诊断概述1.1 良率学习与诊断动机先进工艺下良率学习（yield learning）是产线爬坡阶段的头号任务。一条新工艺或新设计