UCIe 协议深度精讲 · 第 02 篇 | 基准UCIe 2.0系列主线20 篇 4 卷一篇一个主题——是什么、为什么、怎么工作、怎么测、坑在哪UCIe基础学习2die-to-die 协议生态地图——UCIe/BoW/AIB 与私有方案的选型账一、篇头速通先钉住定义UCIe 是封装内 die 间互连的开放标准三层栈——Protocol Layer承载协议、D2D Adapterflit 化与可靠性、PHY电气互联物理连接分 sideband常开协商调试和 mainband主数据通路。这一篇讲地图die 间互连不止 UCIe 一家开放阵营有 BoW、AIB、OpenHBI私有阵营有 NV-HBI、Infinity Fabric、UltraFusion——谁家的、什么路线、差在哪、为什么 UCIe 站上主航道、验证第一眼看什么。图全系列 20 篇 4 卷导航卷1「定位与全景」高亮本篇打标第 02 篇图源自绘读之前先自查三条你懂 chiplet 为什么拆、2.5D/3D 封装基本形态不懂回第 1 篇速通你记得第 1 篇的钩子「私有方案是堵墙」本篇不深入 UCIe 内部机制那是第 3、4 篇的事二、从「墙」说起战国时代第 1 篇讲过那堵墙NVIDIA 的 NV-HBINVLink 的封装内版本据行业资料、AMD 的 Infinity Fabric、苹果的 UltraFusion都是自家 die 间互连性能不差但接口是私有的——die 只能跟同一生态的 die 对接IP 没法跨厂商复用。chiplet 的核心价值是「不同来源的 die 混搭」私有接口天然把这个价值锁死。为什么会出现这么多路线原因不复杂标准空窗期市场先跑起来了。异构 chiplet 量产 2019 年从 AMD 的 EPYCRome 代开始计算 die I/O die 拼装而带完整协议栈、能跨厂商互操作的通用标准 2022 年才落地——此前 AIB、BoW 只是纯物理层开放接口。这三年各家产品要上市等不了标准只能自己造轮子。先跑的先占坑。白皮书把当时的局面写得很直白市场上已经存在一批用私有互连的产品出自各家代工厂foundry和封测厂OSAT数据出处UCIe 官方白皮书 2022。私有互连跟着供应链走换代工/封测厂接口就可能对不上。空窗期的代价私有接口一旦流片进产品换路线就是整套重来——die 重新设计、封装重做、软件重写。所以每次路线选择都是拿真金白银投票。标准晚到没关系但一定要到只要把大多数玩家圈进来大家才敢把赌注挪过来。开放标准不是新鲜打法PCIe 统治板级互连二十年USB 统治外设CXL 正在吃内存和加速器生态共同套路三件套开放组织、强 KPI、合规互操作。白皮书把这个叫「生态配方」recipe for ecosystemUCIe 就是按这个配方办的数据出处UCIe 官方白皮书 2022。配方三要素下面逐条核账。三、玩家地图地图分两半开放标准阵营和私有方案阵营先各报一遍家门。开放标准阵营UCIeUniversal Chiplet Interconnect ExpressUCIe Consortium 管理2022 年 3 月发起、2022 年 8 月法人化数据出处UCIe 官网 press-releases 页。1.0 于 2022 年 3 月公开面世与联盟成立同日规范落款 2 月 17 日1.1 于 2023 年 7 月 10 日2.0 于 2024 年 8 月 6 日数据出处UCIe Spec 2.0 Revision History。物理层是并行转发时钟架构按封装形态分 UCIe-S标准封装/UCIe-A先进封装/UCIe-3D垂直堆叠带完整三层协议栈。BoWBunch of WiresOCP 旗下的方案。纯并行路线官方规范定义了 BoW-32 到 BoW-512 一档档的线束宽度每根 wire 2~32 Gbps时延 2~4 ns无 FEC 时带宽密度 2~12 Tbps/mm 边缘层压板上能跑 25 mm数据出处OCP ODSA-BoW 规范。定位就是短距、便宜、够用。AIBAdvanced Interface BusIntel 捐给 CHIPS Alliance 的接口面向 EMIB 这类 2.5D 硅桥场景。2.0.1 版 2021 年 4 月 8 日发布分 Gen1/Gen2 两代各代含 Base/Plus 两种配置DDR 速率档 1/2/4/6.4 Gbps另有 500M/1G SDR 档数据出处AIB Specification 2.0CHIPS Alliance。OpenHBIOpen High Bandwidth InterfaceOCP 旗下、面向 HBM 高带宽场景的开放接口。它现在的活跃度业界公开讨论里说法不一这篇不展开。私有方案阵营NV-HBI据行业资料NVIDIA 的 die 间互连业内认为是 NVLink 的封装内版本。B200 用两颗 reticle 极限尺寸的 die 拼装合计 2080 亿晶体管die-to-die 互连 10 TB/sNVLink 单 GPU 双向 1.8 TB/s数据出处NVIDIA 官方新闻稿 2024。数字很猛但只服务自家 GPU。Infinity FabricAMD 的互联体系EPYC 从 2019 年就是多 die 拼装靠它把计算 die 和 I/O die 连成一个封装。UltraFusion苹果的封装互连M1 Ultra 用硅中介层把两颗 M1 Max 拼成一颗 SoCdie 间带宽 2.5 TB/s数据出处Apple Newsroom 2022-03-08。云厂自研几家大云厂商也在布局 chiplet 互连但公开资料只言片语这篇先不展开。私有阵营的共同点性能都拿得出手但每一家都是封闭生态——接口细节、测试方法、演进节奏全攥在自家手里。不是输在性能是输在开放性。图die-to-die 玩家地图——左开放标准UCIe/BoW/AIB/OpenHBI、右私有方案NV-HBI/Infinity Fabric/UltraFusion/云厂自研中间是代工封测供应链图源自绘关键词表一行一个玩家名称全称归属组织开放否物理层路线目标场景UCIeUniversal Chiplet Interconnect ExpressUCIe Consortium开放并行转发时钟通用 chiplet 互连BoWBunch of WiresOCP开放并行短距低成本AIBAdvanced Interface BusCHIPS Alliance开放并行EMIB 类 2.5D 硅桥OpenHBIOpen High Bandwidth InterfaceOCP开放并行HBM 高带宽场景NV-HBI—NVLink 封装内版本据行业资料NVIDIA私有未公开NVIDIA GPU 自家封装Infinity Fabric—AMD私有未公开EPYC 多 die 拼装UltraFusion—Apple私有未公开硅中介层封装M1 Ultra 双 die云厂自研—各云厂商私有未公开自研 chiplet 平台四、路线差异的本质玩家地图看完分歧就三条线物理层路线、协议栈完整性、开放还是私有——这三条决定选型账怎么算。第一条线serdes 还是并行。这是技术实现上最根本的分歧。serdes 路线信号串行化一对差分线跑高速距离远、信号少。代价是收发器复杂——均衡、时钟恢复、编码功耗面积都不便宜PCIe 那类 serdes 约 10 pJ/b数据出处UCIe 官方白皮书 2022UCIe 的目标是把它降 20 倍。并行路线一根 wire 一个 bit线多、距离近、电路简单带宽密度靠「宽」堆出来成本低时延低。但几十上百根线同时翻转对齐是命门——skew、串扰、时序裕量全是坑。UCIe 自己是一条 PHY 架构打三种封装UCIe-S 走有机基板pitch 100~130 µm、走线 10~25 mmUCIe-A 走先进封装pitch 25~55 µm、走线 ≤2 mmUCIe-3D 垂直堆叠S/A 数据率同为 4~32 GT/s 六档3D 上限 4 GT/s数据出处UCIe Spec 2.0。真正的 serdes/并行分野在 UCIe 之外——PCIe 那类内嵌时钟的 serdes 一条线BoW/AIB 宽并行一条线UCIe 属并行家族靠封装形态把距离和密度档位拉满。图serdes 信号少距离远、收发器复杂并行线多距离近、电路简单靠宽度堆带宽图源自绘第二条线完整协议栈还是纯电气接口。UCIe 是完整三层栈Protocol Layer承载协议/ D2D Adapterflit 化与可靠性/ PHY电气。上层直接复用 PCIe/CXL 的软件栈和协议语义生态不用重建——本质是用 UCIe 的 AdapterPHY 替掉 PCIe 那套 serdes PHY 和链路重传错误处理由 UCIe Adapter 自担协议照跑。图UCIe 官方给出的三层协议栈——Protocol Layer / D2D Adapter / PHY层间经 FDI、RDI 接口衔接上层直接复用 PCIe/CXL 软件栈数据出处UCIe Spec 2.0。BoW、AIB 偏物理/电气接口把电气层定义清楚协议层你自己搭。好处是轻坏处是互操作只到物理层为止——两家 BoW die 拼一起电气上能通上面跑什么协议、可靠性谁负责得另谈。第三条线开放还是私有。开放的账是 IP 跨厂商复用一个 die 设计多个代工、多个封测都能接生态里到处是买家。私有的账是性能调优空间大、没有兼容包袱但生态锁死NV-HBI 再强你也买不到别家的 NV-HBI die 拼进你的封装。选型账一句话你的 die 打算只跟自家玩还是想进别人的生态。选型账具体怎么算四步走先定距离和封装形态die 间走有机基板、硅中介层还是垂直堆叠直接决定可用路线——封装内 10~25 mm 级并行接口带均衡照样扛得住BoW 层压板 25 mm、UCIe-S 就是例子出封装上背板才轮到 serdes距离近走线好并行在功耗面积上明显占优。再对速率档候选标准的数据率档位能不能覆盖带宽需求够不到就换路线或加宽。然后算成本并行 PHY 电路简单、IP 便宜但线多占面积serdes 电路复杂、IP 贵、功耗高但 lane 数少补回面积。账怎么算看具体工艺和速率档。最后看生态账你的 die 要卖给谁、要跟谁拼装——只服务自家产品私有方案够用要进市场开放标准是入场券。对比总表维度UCIeBoWAIBNV-HBI组织UCIe ConsortiumOCPCHIPS AllianceNVIDIA开放是是是否物理层路线并行转发时钟并行并行未公开数据率4~32 GT/s每 wire 2~32 Gbps1/2/4/6.4 Gbps10 TB/sB200协议栈完整三层偏电气偏电气自家目标场景通用 chiplet短距低成本2.5D 硅桥GPU 自家封装数据出处UCIe Spec 2.0 / OCP ODSA-BoW 规范 / AIB Specification 2.0 / NVIDIA 官方新闻稿五、为什么标准战会收敛到 UCIe前面说生态配方三要素现在逐条对着 UCIe 核账。第一开放组织。UCIe Consortium 2022 年 3 月发起、2022 年 8 月法人化数据出处UCIe 官网 press-releases 页。12 家 Promoter 名单摆出来覆盖面一眼见底AMD、ASE、阿里云、Arm、Google Cloud、Intel、Meta、Microsoft、NVIDIA、Qualcomm、Samsung、TSMC数据出处UCIe 官网 membership 页。代工台积电、三星、封测日月光、芯片设计Intel、AMD、NVIDIA、高通、IP 授权Arm、云厂阿里、谷歌、微软、Meta全在桌上——你要做 die 生意绕不开这张桌子。第二强 KPI。配方里的 KPI 不是口号是钉死的数字UCIe 2.0 三形态UCIe-S/UCIe-A/UCIe-3D的带宽密度、能效、时延公开可查数据出处UCIe 官方白皮书 Spec 2.0。最狠的是能效目标对标 PCIe serdes 的约 10 pJ/bUCIe 要降 20 倍数据出处UCIe 官方白皮书 2022。目标公开各家实现能不能到就是竞品对标的标尺。第三合规互操作。开放标准没有合规框架就是空壳。UCIe 有互操作测试和合规体系多厂商能对表、能复现——私有方案给不了自家 spec 自家测测过了别人家也不认。再看两个事实证据。版本迭代速度。1.0 到 2.0 两年半三个版本1.0 落款 2022 年 2 月 17 日、1.1 于 2023 年 7 月 10 日、2.0 于 2024 年 8 月 6 日数据出处UCIe Spec 2.0 Revision History。从 2.5D 补到 3D 堆叠迭代节奏说明组织在真干活不是挂牌子。AIB 生态的过渡兼容。Intel 2022 年 8 月发布《UCIe and AIB Interoperability Guide》v7提出 ComboPHY一块物理层既能与 UCIe-A先进封装 PHY、也能与 AIB PHY 互操作——注意指南定义的是互操作需求不是已量产的 PHY数据出处Intel 指南 v7。与其说是投诚不如说是过渡兼容策略一块 PHY 同时服务两套生态AIB 资产往 UCIe 迁移有桥可走——这本身就是生态向 UCIe 聚拢的信号。客观话也得说。业界有讨论 UCIe 2.0 与 BoW 物理层兼容但两边官方文档互不引用——BoW 规范正文无 UCIe 字样Spec 2.0 全文也无 BoW——目前停留在业界讨论层面别拿去做选型依据。BoW 也没消失成本敏感的短距并行场景它照样有地盘。UCIe 占的是主航道不是全部市场。标准收敛不是谁吃掉谁是生态位分化UCIe 抢通用互连的主航道BoW 守成本敏感的短距角落AIB 留在 2.5D 硅桥场景私有方案守住自家高端产品。也要说破一层Promoter 不代表已采用——NVIDIA 一边是成员一边自家 GPU 至今走 NV-HBIUCIe 目前赢的是标准位。选型永远看场景算账不是看名气。六、验证工程师的第一眼落到验证上。一句话物理层路线决定测试点拿错测试法等于白验。serdes 路线的测试点均衡、眼图、时钟恢复CDR。板级 serdesPCIe/CXL 那类信号过走线会畸变验证重头在均衡调没调对、眼图睁开没有、CDR 有没有收敛测的是「信号质量」。链路训练两边都有UCIe 并行 PHY 同样有参数协商别拿它当 serdes 专属项。并行路线的测试点skew、时序裕量、串扰还有同时开关噪声SSN。并行接口几十上百根线同时翻转最怕线间时延差skew超了、建立保持时序裕量不够、相邻线互相串扰、大量线同时翻转把电源噪声拉高SSN高速档24/32 GT/s单线眼图和均衡同样要测UCIe PHY 带 TX 均衡。测的是「时序对齐 高速信号质量」。拿 serdes 那套 CDR/均衡流程去验并行接口漏掉 skew/时序裕量这些并行命门——这是最常见的验证错配。开放 vs 私有的验证差异私有方案自家 spec 自家测没有外部对标对象。测试项、判定标准全在自己手里——灵活但没人给你背书想进别家生态没有通行证。开放标准UCIe 有正式的合规与互操作测试体系测试项能对齐标准框架多厂商互操作可复现——测过了在别家平台上也大概率能过BoW/AIB 开放但没到这个程度。实际感受开放标准的验证是「花钱买安心」——合规测试环境一次搭好多个项目复用跨厂商对接时拿得出对标报告私有方案省了这套成本但出了自家生态就没有外部对标合作对接只能私下对 spec。账怎么算看你的产品打算活多久。三张表收尾选型期直接对着用。故障模式症状根因证据选型错配短距低成本场景上了 serdes 标准没按场景算账距离/封装/成本功耗、面积、成本与场景目标对不上验证错配拿 serdes 测试法验并行标准物理层路线不同测试点完全不同测了均衡眼图skew/时序裕量全没测互操作盲区私有标准「测过了」上线后不通无合规框架对标自家 spec 自家测换生态对接无据可依测试方法手段前置预期标准选型核对场景参数封装形态/距离/速率档候选标准物理层路线与场景匹配并行 vs serdes 测试点清单确定物理层路线测试点与路线一一对应skew/时序 vs 均衡/CDRBER/眼图核对接口速率 ≥12/16 GT/sS/A 拐点BER 达 1e-15、单线眼图合格Spec 目标开放标准合规对标拿到合规测试框架/互操作规范测试项可对齐标准框架判断依据判据特征组织归属UCIe Consortium / OCP / CHIPS Alliance / 公司私有物理层路线并行UCIe-S/UCIe-A/UCIe-3D/BoW/AIB/ serdesPCIe/CXL 板级标准成熟度版本迭代史 成员覆盖面 合规框架有无七、文末声明系列首发CSDN「UCIe 协议深度精讲」| 基准 UCIe 2.0UCIe 相关数字以 Spec 2.0 为准其余以文内标注的官方出处为准错误欢迎评论区指出勘误会更新在文末。官方规范图片版权归 UCIe Consortium自绘示意图版权归作者仅用于技术学习交流。
