AR/VR定制视觉芯片的三层堆叠DPS架构与稀疏传输技术解析一、底层矛盾：小型化、低功耗与高性能的三角博弈在AR/VR近眼显示系统中，视觉传感器面临的并非单一性能指标优化，而是物理空间、功耗预算与算法需求三者之间的硬约束博弈。空间约束：眼镜腿或镜框内部可用容积通常仅数立方毫米，传感器模组必须极致压缩，传统PCB级分立方案不再适用。功耗约束：整机功耗预算往往被显示和追踪两大子系统瓜分，视觉前端需控制在数毫瓦级，否则续航与热管理将直接失效。算法需求：SLAM、手势追踪、眼动追踪均依赖高频全局快门图像与高动态范围（HDR），对读出噪声、运动伪影和光照适应性提出苛刻要求。传统模拟像素传感器（APS）采用列级或芯片级ADC架构，虽像素内晶体管少，但读出路径长、寄生电容大，导致读取速度与噪声难以兼顾。更关键的是，外围模拟电路占用大量芯片面积，在模组级无法满足紧凑要求。二、架构范式转移：从双层到三层堆叠的数字像素传感器数字像素传感器（DPS）的核心理念是将模数转换器（ADC）下沉至像素级，使每个像素在曝光完成后即刻完成模拟到数字的转换，从而将信号以数字形式读出。此举带来三大优势：读出噪声极低（数字信号抗干扰能力强）；读出速度大幅提升
