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织梦生成时提示DedeTag Engine Create File False的解决方法
这是织梦在生成静态文件时生成失败后报出的错误提示，我们可以让程序告诉我们是生成哪一个文档或者栏目时生成失败的
打开 /include/dedetag.class.php 找到
DedeTag Engine Create File False
改成
{$filename}<br />DedeTag Engine Create File False
如…
mac 安装Jupyter Notebook
一 序 今天听课，发现老师开始穿插讲python函数了，上来就是打开Jupyter. 这本地还没有呢，先安装一个。
二 安装
优先推荐使用：Anaconda 安装，之前遇到过Python安装个东西，半天装不了的情况。
我先看下&am…
时间序列预测(PyTorch版))
LSTM实现多变量输入多步预测(直接多步预测)时间序列预测(PyTorch版)
💥项目专栏：【深度学习时间序列预测案例】零基础入门经典深度学习时间序列预测项目实战（附代码+数据集+原理介绍） 文章目录 前言一、基于PyTorch搭建LSTM模型实现多变量输入多步预测(直接多步预测)风速时间序列预测二、多步预测（直接多步预测）三、模型训练四、可视化结果…
中国矿业大学算法导论作业
中国矿业大学算法导论作业 文章目录 中国矿业大学算法导论作业作业一A: algorithm-锯木棒B: algorithm-最长公共子序列C: algorithm-矩阵连乘D: algorithm-沙子的质量E: algorithm-求第k小F: algorithm-快速幂G: algorithm-排列问题H: algorithm-进制转换I: algorithm-奶牛的聚…
 函数报错)
C++中strcpy() 函数报错
在C编程中，当用到strcpy()函数时，用一些新的编译器会报错，例如：
strcpy(str1,str2); 意义很简单，就是告诉你，strcpy()函数不安全，必须改为使用strcpy_s()函数，首先不管改成strcpy_s…
【SoC】被忽略的reset结构设计
1024这天爆出来的设计失误，真的很应景啦！
先献上A72的reset结构图吧，虽然最终的解决方案不是按照这个来的，不过也给了一个相对较清晰的reset架构了。 异步复位树 当对整个电路进行复位的时候，使用异步复位，…
【数字静态时序分析】时钟树延迟偏差——CPPR adjustment
接上一篇文章Innovus的时序报告解读，新版的貌似多了一些信息，比如CPPR Adjustment和Derate。不太清楚这两个是什么概念，搜索之后转载2篇后端工程师的博客如下： 搜到个这个网站好像有很多后端相关的知识点分享一哈：
Co…
【AMBA】Read and write Shareable transaction types
整理目的为解释AMBA总线中与缓存相关的transaction 类型，设计snoop 接口，snoop address channel。 对传输类型进行分类，有5个不同的大类。
1.Non-snooping 类型：这类传输不允许监听其他的master。
2.Coherent 类型：这…
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【ARM】ARM架构参考手册_Part A CPU(2)
目录
2.1 程序员模型
2.2 Processor modes
2.3 寄存器
2.4 通用寄存器
2.4.1（Unbanked Registers），R0-R7
2.4.2（Banked Registers），R8-R14
2.4.3 PC，R15
读取程序计数器
写入程序计数器…
【数字静态时序分析】Innovus时序报告解读
转一篇别的博主的Innovus时序报告解读~ 首先，我们来看一条简单的timing path report 前面的比较简单. 按行来解读吧
1. 最顶上的是报这条path用的完整命令和option, 我们可以采用full_clock的type将clock path上的具体情况也报出来来
2. Path 1: 是指报出这条path…
【工具】Overleaf如何显示中文【亲测有效】
在.tex文件首行添加如下代码： %-- coding: UTF-8 -- \usepackage [UTF8] {ctex}设置编译器为XeLaTex，左上角Menu->Compiler->XeLaTex。在文档的开头添加"usepackage {xeCJK}"，这样就引入了xeCJK包。将编译器设置为XeLaTeX或L…
)
【数字静态时序分析】介绍三种芯片timing model(ETM\ILM\HS)
今天想来聊一聊timing model。Top层在做STA的时候，为了速度的考量，有的时候不会把所有block都做flatten（展平化）处理，而Timing model就是block在给更高层级用的时候所抽取出来的timing信息集。目前我知道有三种&#x…
【数字静态时序分析】一篇文章读懂数字芯片中的时钟门控单元/时序/ICG/clk gater
喜欢品英文的同学们直接品英文~ 稍后更新论文链接 clock gate的概念是将如果function block中的功能在这个时刻是不需要工作的，那可以通过直接将clock关断的操作来达到降低功耗的目的。在RTL级时就可以通过插入icg cell或者写出能综合出icg的代码。在做设计的时候&a…
【AMBA】使用ACE_LITE接口的Master
使用ACE_LITE接口的IP属于snooping的Master，它们的主要缺陷如下： 单向一致性： ACE_LITE接口支持I/O一致性，这意味着设备可以snoop处理器内部的cache，但处理器不能snoop设备内部的cache。这种单向一致性限制了系统的整体…
_MMU内存管理模块)
【ARM】v8架构programmer guide(6)_MMU内存管理模块
快进到内存管理模块吧，其他的后面再补充~
目录
1.1 TLB (Translation Lookaside Buffer)
1.2 Kernel 和 Application 虚拟地址空间
1.3 转换虚拟地址到物理地址
1.3.1 安全和非安全地址空间
1.3.2 配置和使能MMU
1.3.3 当MMU没有使能的时候
1.4 ARMv8-A的页…
【数字】异步复位同步释放的理解_解决sdc问题
目录 Recovery time和removal time：
为什么复位也会引入亚稳态的问题？
复位信号引入了亚稳态会有危险吗？
如果只做一级触发器同步可以吗？
两级触发器同步能彻底消除掉亚稳态的问题吗？
异步复位同步释放器…
【数字静态时序分析】复杂时钟树的时序约束SDC写法
以上图为例，SoC芯片上往往存在几种不同的时钟源，有pll时钟、环振时钟、外部的晶振时钟，在SoC不同的模块或者不同的运行阶段使用的时钟也往往不同，所以在使用的时候，相同的模块会出现选择不同的时钟源的情况。上图的情形…
/Cross talk(串扰)/Delta delay/噪声/消除delay和噪声的方法/Infinite window/Timing window)
【数字静态时序分析】SI(信号完整性分析)/Cross talk(串扰)/Delta delay/噪声/消除delay和噪声的方法/Infinite window/Timing window
之前分享的那一篇感觉理论太多了这一篇感觉更好，数字后端的带概念带数据还带经验指导。 目录
一、Crosstalk
1. Crosstalk Delay Effects
编辑2. Crosstalk Noise Effects
编辑二、Crosstalk Analysis
编辑
1. Crosstalk Delay Analysis
2. Crosstalk …
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【ARM】ARM架构参考手册_Part B 内存和系统架构(5)
目录
5.1关于缓存和写缓冲区
5.2 Cache 组织
5.2.1 集联性（Set-associativity）
5.2.2 缓存大小
5.3 缓存类型
5.3.1 统一缓存或分离缓存
5.3.2 写通过（Write-through）或写回（Write-back）缓存
5.3.3…
【数字】异步FIFO面试的几个小问题与跨时钟域时序约束
入门数字设计的时候，跨时钟域的数据处理是绕不开的课题，特别是多比特数据跨时钟域时，都会采用异步FIFO的方法。
异步FIFO中涉及较多的考点这里记录几个以供大家参考。
1. 异步FIFO的空满判断分别在哪个域？
根据异步FIFO的结构&…
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