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一、下载
进入mysql官方网站 MySQL :: MySQL Downloads 下载社区版（MySQL Community (GPL) Downloads）------MySQL Installer for Window 第一个（大小是10多M）是联网在线安装，会在线下载安装包。 第二个࿰…
mysql全配置解析
mysql全配置解析 MySQL全配置解析与优化摘要引言基本设置 🛠️唯一标识和路径SQL规则和行为连接设置 🔄 缓存设置 🚀临时表和存储引擎读取和键缓冲区InnoDB缓冲和其他 日志设置 📜查询和慢查询日志错误日志和安全性 InnoDB设置 ⚙…
MySQL安装教程（详细）
目录
一、安装准备
1.1 mysql数据库下载
①官网在线下载
②云盘离线下载
1.2 数据库运行环境下载
二、安装步骤
2.1 开始安装
2.2 选择安装类型
2.3 选择功能 2.4 检测安装环境
2.5 下载功能
2.6 下载功能完成
2.7 选择安装功能
2.8 准备安装功能
2.9 准备安装功…
day6 Arm 串口实验 基于串口点灯
.串口控制三盏灯亮灭 main.c
#include "led.h"
#include"uart.h"
void delay(int ms)
{int i,j;for(i0;i<ms;i){for (j0;j<2000;j) {/* code */}}
}int main()
{//led��ʼ��all_led_init();/*while(1)…
Verilog初级教程（12）Verilog中的generate块
文章目录 前言正文generate forgenerate ifgenerate case 参考资料本系列博文 前言
verilog中的generate块可以称为生成块，所谓生成，可以理解为复制。如果不太好理解，下面我们继续使用generate块。
generate块应用的场合通常是对模块进行批…
用Verilog实现数字钟
数字钟 实验基本指导书内容实验目的与要求实验基本原理与功能实验主要技术指标设计步骤实验报告要求 各模块代码24进制计数器60进制计数器状态调节蜂鸣器显示驱动分频器 顶层连接图引脚锁定图 实验基本指导书内容
实验目的与要求
实验目的：进一步掌握用VerilogHDL…
Verilog变量声明
数据对象
1.parameter 常量
parameter NUM5000_000;2.reg 寄存器型变量
①默认位宽：1位 ②可综合（对应具体的硬件电路）
3.wire网络型变量
①标准内部连接线，可综合（对应具体的硬件电路），结…
Verilog门级描述
一、Verilog设计流程
需求分析 -> 功能划分 -> 文本描述 -> 功能仿真（前仿真） -> 逻辑综合（综合，就是在标准单元库和特定的设计约束的基础上，将设计的高层次描述（Verilog 建模）转换…
Verilog 参数
三个关键字 `define是一种预处理命令，编译系统先对这些命令预处理，然后将处理的结果和源程序一起再进行正常的编译。 作用 ：宏定义常量。 范围：一旦define被编译，其在整个编译过程中都有效，也即它会影响工程的其他模块；只有当遇到`undef命令才能使之失效。 用法: 写在模…
Verilog左移位
/// /Verilog左移位、、、、、、、、、、、 // module shift_left(clk,rs,in,out); input clk;//时钟信号输入端口 input rs;//高电平复位信号端口 input [7:0]in;//数据输入信号端口 output reg[7:0]out;//数据输出信号端口 always(posedge clk)begi…
Verilog初级教程（8）Verilog中的assign语句
博文目录 写在前面正文赋值语法reg类型变量赋值隐性连续赋值组合逻辑设计举例说明 参考资料交个朋友 写在前面
本系列相关博文链接：
Verilog初级教程（7）Verilog模块例化以及悬空端口的处理
Verilog初级教程（6）Veril…
verilog的module调用
目录
1. MUX2to1
2. MUX3to1
3. MUX4to1 作为写过很多代码的程序员应该知道什么是函数的调用，例如下面的代码中,main函数调用了add函数对两个数值进行相加的操作：
int add(int a, int b) {return a b;
}
int main() {int a 1, b 2;int sum ad…
verilog 秒计数器
24M, 十进制24000000转换为2进制是25位 s_counter.v： // 2022-1-21 verilog学习
// 秒计数器 0-9循环timescale 1ns/10psmodule s_counter(clk,res,s_num);input clk;
input res;
output[3:0] s_num;parameter frequency_clk 24; // 24MHzreg[24:0] c…
verilog语法基础
文章目录 前言一、硬件描述语言1.1 什么是硬件描述语言1.2 主要的硬件描述语言1.2.1 Verilog HDL1.2.2 VHDL1.2.3 SystemVerilog 二、基础知识2.1 逻辑值2.2 进制格式2.3 标识符(变量名) 三、数据类型3.1 概述3.2 寄存器类型3.3 线网类型3.4 参数类型 四、运算符4.1 算数运算符…
vscode搭建Verilog HDL开发环境
最新配置参考地址：Vscode配置Verilog开发环境（二） 工欲善其事，必先利其器。应该没有多少人会使用Quartus和vivado这些软件自带的编辑器吧，原因在于这些编辑器效率很低，Verilog HDL代码格式比较固定…
verilog状态机
Verilog是硬件描述语言，硬件电路是并行执行的，当需要按照流程或者步骤来完成某个功能时，代码中通常会使用很多个if嵌套语句来实现，这样就增加了代码的复杂度，以及降低了代码的可读性，这个时候就可以使用状态…
什么是Verilog
verilog HDL 是目前设计界通常采用的一种硬件描述语言，被广泛应用于数字ASIC和可编程逻辑器件的设计开发工作。Verilog HDL按照一定的规则和风格代码编写代码，可以从系统集、电路集、门级到开关级等抽象层次，进行数组电路系统的建模、设计和验…
Verilog初级教程（10）Verilog的always块
博文目录 写在前面正文语法什么是敏感列表？always块是用来干什么的？如果没有敏感列表怎么办？时序逻辑实例组合逻辑实例注意事项 参考资料 写在前面
由于刚毕业，又发生了很多事，在进入工作的准备期，就这样一…
verilog D触发器
只有时钟clk： Q由D控制，QD，但在clk时钟上升沿才会改变
// 2022-1-27 verilog 学习
// D触发器 timescale 1ns/10psmodule dff1(clk, d, q);input clk,d;
output q;reg q; // 由always敏感变量控制的量是reg
always (posedge clk) // …
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