● 冯诺依曼体系结构核心思想、计算机五大核心部件● CPU核心组成、指令执行周期、CISC vs RISC 核心区别● 存储器层次结构、Cache工作原理、局部性原理、Cache映射与写策略● CPU流水线技术、流水线冒险与解决方案● IO控制方式程序查询、中断驱动、DMA、通道控制计算机硬件的基本组成存储器分为主存和辅存辅存中的信息必须调入主存后才能被CPU访问控制器程序计数器PC、指令寄存器IR、控制单元CU组成运算器进行算数运算和逻辑运算核心部件算术逻辑单元ALU输入设备输出设备冯诺依曼思想计算级硬件系统由存储器、控制器、运算器、输入设备、输出设备五大部件组成指令和数据以同等地位存放在存储器中且可以按地址访问指令和数据均用二进制码标识指令由操作码和地址码组成操作码表示操作的性质地址吗表示操作数在存储器中的位置指令在存储器内按顺序存放。以运算器为中心编译解释型语言编译型语言写的程序在执行之前需要一个专门的编译过程把程序编译成为可执行程序如果源程序不变以后要运行的话就不用重新翻译。解释型语言的程序不需要编译在运行程序的时候才翻译翻译一句执行一句不生成目标程序这样解释型语言每执行一次就要翻译一次效率比较低。原码、反码、补码、移码原码表示方法简单不可直接参与运算反码符号位可参与运算循环进位补码可以将减法换成加法移码主要用于浮点数的阶码计算机性能指标吞吐量单位时间内处理请求的数量主频机器内部主时钟的频率衡量机器速度时钟周期主频的倒数是CPU中最小的时间单位机器周期CPU周期一个指令周期由若干个CPU周期构成CPU操作的最基本单位指令周期指令周期含有若干个机器周期CPI执行一条指令所用的时钟周期数MIPS每秒执行多少百万条指令MFLOPS每秒执行多少百万次浮点运算存储器分层寄存器-》cache-》主存-》辅存Cache-》主存环节主存与CPU速度不一致的问题主存-》辅存实现了虚拟存储解决主存空间容量不够的问题存储器分类RAM随机存储器在程序执行过程中可读可写是易失性存储器一旦写入信息就不可轻易改变。ROM只读存储器在程序执行过程中只可读是非易失性存储器掉电信息也不会丢失。串行访问存储器对存储单元进行读写时按其物理位置的先后顺序寻址。静态随机存储器SRAMvs动态随机存储器(DRAM)SRAM不需要刷新运行速度块集成度低非破坏性读出读出后不用重写易失用于cacheDRAM需要刷新采用地址复用运行速度慢集成度高破坏性读出读出后重写易失用于主存内存的扩展字拓展增加存储器中字的数量片选线不一样地址线数据线都用一根线位拓展增加同一个地址下的存储单元的位数地址线和片选线一样不一样的数据线低8位数据线和高8位数据线 2根数据线字位同时拓展同时扩充字和位提高主存速度的方法双端口存储器利用两个端口、有两组相互独立的数据线、控制线、地址线单体多字存储器多体并行存储器高位和低位cache和主存映射直接映射直接映射就是将主存地址映射到Cache中的一个指定地址任何时候主存中存储单元的数据只能调入到Cache中的一个或几个位置这是固定的若这个位置已有数据则产生冲突原来的块将无条件地被替换出去。全相连映射在这种方式下主存中存放的数据可以调入到Cache中的任意位置只有在Cache中的块全部装满后才会出现块冲突。组相连映射组相连映射是指将存储空间的页面分成若干组各组之间采用直接映射而组内各块之间采用全相连映射。Cache高速缓冲存储器工作原理处理机判断cache中是否有被访问的数据如果在则Cache命中按地址访问Cache。否则Cache不命中则需要访问主存并从主存中调入相应数据块到Cache中若Cache中已写满则要按某种算法 将Cache中的某一块替换出去。替换算法随机算法先入先出算法近期最少使用算法cache写策略cpu修改了cache副本如何保证主存中母本的一致性写命中时1写回法只修改cache而不修改主存等换出时才写回。要设计一个脏位检验是否修改过2全写法同时修改主存和cache写不命中时1写分配法将所写的先调入cache然后配合写回法2非写分配直接写入主存寻址方式寻址方式 指令地址字段立即寻址操作数直接寻址操作数的地址间接寻址操作数地址所在存储单元的地址寄存器直接寻址指令字直接给出操作数所在的寄存器编号寄存器间接寻址寄存器给出操作数所在主存单元的地址相对寻址操作数的有效地址等于pc地址A共享代码基址寻址有效地址等于基址寄存器中的内容ABX变址寻址变址寄存器A数组元素访问复杂指令集计算机CISCvs简单指令集计算机RISC复杂指令集计算机CISC简单指令集计算机RISC复杂庞大简单精简指令字长不固定固定可访存指令无限制LOAD/STORE指令指令执行时间差别大基本都在一个周期完成通用寄存器数量较少多控制方式微程序控制器组合逻辑控制指令流水线必须实现CPU的核心组成运算器控制器控制单元CU、指令寄存器IR、程序计数器PC主存指令执行周期取址周期将程序计数器PC中的地址给主存的地址寄存器MAR通过MAR找到指令后放入数据寄存器MDR中指令寄存器IR从MDR将指令取走。间址周期根据指令中的地址码从主存中获取操作数的有效地址执行周期终端周期保存断点将中断服务程序入口送入PC数据通路数据在各个功能部件之间传送路径叫做数据通路实现CPU内部的运算器和寄存器以及寄存器之间的数据交换异常与处理中断过程1响应处理关中断临时禁止中断请求保存断点保存现场和屏蔽字中断识别2中断服务程序保护现场开中断允许中断嵌套中断服务关中断保证恢复现场的时候不被打断恢复现场中断返回CPU流水线技术、流水线冒险与解决方案将指令过程划分为取指-》译码-》执行-》访存-》写回冲突与解决办法1结构相关多条指令在同一时刻竞争同一资源采用独立的指令存储器和数据存储器避免访问冲突暂停一时钟周期2数据相关下一条指令用到当前指令的计算结果采用数据旁路技术即把前一条指令的ALU计算结果直接输入到下一条指令2控制冲突遇到执行转移、调用、返回导致PC中断采用分支预测