2026年国家级科研痛点 103. GaN-on-Si功率器件击穿电压与漏电流控制痛点直陈GaN-on-Si横向HEMT标称650V实测关态漏电流I_DSS600V常达μAmA级应100nA/mm且提前在400500V发生软击穿并非本征雪崩而是缓冲层穿通或栅端电场集中引发的过早失效。工业死结是①缓冲层背景载流子N空位/O杂质致纵向漏电Si衬底-AlN界面形成寄生沟道②栅漏边缘电场峰值超3MV/cm引发表面雪崩/隧穿③浅沟槽隔离(Mesa)侧壁漏电。现有做法要么换SiC衬底贵违COTS原则要么单纯拉大L_GD牺牲R_DS(on)缺对外延选型版图场板钝化三位一体的现货级协同控制方案。摘要给出基于COTS 6寸GaN-on-Si外延C掺杂缓冲层AlN成核层AlGaN/AlN超晶格过渡栅连场板(GFP)源极场板(SFP)LPCVD SiN表面钝化衬底接地(Kelvin Substrate Tie)的90分工程方案。核心80分推导缓冲层补偿条件、栅漏峰值电场与场板长度关系及漏电流三通道模型虚轴10分为现场HTRB反推场板延伸量及钝化厚度。全案无实验室特供材料Foundry 6寸线直接投片。一、击穿与漏电的物理归元分析GaN-on-Si是横向器件耐压不由体内雪崩决定而由最弱路径先失效纵向漏电路径主因I_DSS过大缓冲层背景施主NV、O残留使u-GaN呈弱n型→纵向穿通(Punch-through) Si衬底。AlN/Si界面若未钝化会形成反型层寄生沟道构成 Source→Buffer→Substrate→Drain 闭合漏电回路。横向表面提前击穿主因V_BV偏低关态Vds加在栅漏间距L_GD上栅端漏侧角落电场E_peak极度集中无场板时可达未调制区的35倍超GaN临界场(3.3MV/cm)后触发表面膜层沿面放电或带间隧穿早于2DEG沟道完全耗尽。Mesa侧壁与表面态漏电次要隔离刻蚀损伤引入侧壁悬挂键若钝化不良高湿高温下表面漏电剧增。二、核心推导——耐压提升与漏电流压制80分1. 缓冲层高阻条件抑制纵向漏电C掺杂GaN缓冲层引入深受主能级(Ec-0.9eV)补偿背景施主浓度N_D_bg要求 N_C_dope N_D_bg典型N_D_bg≈5e15~1e16 cm^-3C掺杂靶值1~3e17 cm^-3梯度分布使费米能级钉扎禁带中电阻率 rho_buffer 10^9 Ohm·cm纵向漏电流密度 J_vert 1nA/mm^2 600V。外延指定商用650V GaN-on-Si外延片C梯度掺杂缓冲层厚度≥3μmAlN/AlGaN超晶格过渡层压制穿透位错TDD至5e8 cm^-2。注Fe掺杂因记忆效应污染沟道层致μ_2DEG↓优选C掺杂。2. 场板调制峰值电场抑制横向提前击穿无场板时栅角电场E_peak ≈ V_ds / (3 * t_AlGaN) * f(L_GD) 易超限。加栅连场板(Gate Field Plate, GFP)长 L_GFP0.4~0.8μm 及源极场板(SFP)长 L_SFP0.5~1.0μmGFP将E_peak从栅角平移至场板末端降低约30%~40%SFP均化栅-漏区间表面电势进一步压低平均电场经验公式TCAD校准V_BV ∝ sqrt(L_GD) * k_fp k_fp1.3~1.6有无场板比值L_GD取典型 8~12μm650V器件配合GFPSFP可使实测BV_dss 750VI_leak1μA/mm留15%裕量。3. 表面钝化与衬底接地抑制I_DSSLPCVD SiN钝化厚度80120nm低于300℃沉积防损伤封死表面悬挂键→表面漏电降12数量级。Si衬底通过背面金属化及管脚Kelvin Tie至源极或驱动IC SGND消除衬底浮空感应电势致AlN/Si界面反型。Mesa隔离采用Cl₂/BCl₃ ICP低损伤刻蚀侧壁O₂灰化后重沉积SiN钝化。关态漏电流验收指标I_DSS ≤ 100nA/mm Vds600V, Tj25℃I_DSS ≤ 1μA/mm Tj150℃, Vds600V。三、全链路硬参数与失效模式FMEA失效现象根因对策/检测BV标称值且I_DSS剧增缓冲层C掺杂不足或O沾污→纵向穿通要求外延厂提供C-V profiler确认补偿换批验CV软击穿拐点300~400V栅角无场板或钝化层含电荷引早期隧穿核查GFP长度≥0.4μmLPCVD SiN替PECVD含H少I_DSS随Tj↑指数暴增衬底浮空或AlN/Si界面态未钝化确认Substrate Pin接Source加背金退火动态Rds(on)恶化伴BV降C掺杂过浓致缓冲层深陷阱俘获电子改用梯度C掺杂近沟道区降浓至5e16 cm^-3四、虚轴留白最后10分场板延伸量 L_GFP/L_SFP初设GFP0.5μm, SFP0.7μm。需根据TDDB实测V-t曲线[X]反推最佳L使E_peak最接近但不超2.6MV/cm若提前软击穿则微延长GFP 0.05~0.1μm。LPCVD SiN钝化厚度 t_passiv依HTRB 1000h后ΔI_DSS最小值[X]反推典型范围80~130nm。C掺杂梯度分布斜率依外延厂SIMS数据[Y]与动态Rds(on)恢复时间常数τ反选。补位指引此处需根据现场实测 TDDB曲线[X1] 及 HTRB前后 I_DSS_shift[X2] 反推 [Y]L_GFP微调量 及 t_SiN。若贵司无机台做On-wafer High Voltage SweepKeithley 4200/ B1505A判定为工具链未达标非本方案之过。五、物料与工艺底线外延商用6寸 GaN-on-SiC掺杂缓冲AlN成核超晶格过渡EPC/英诺赛科/Transphorm同级 COTS金属Ti/Al/Ni/Au 欧姆接触RTA 830℃标准Ni/Au 或 TiN/W 肖特基栅介质LPCVD SiNFab标准菜单ALD Al₂O₃可选作栅界面层刻蚀ICP-RIE Cl₂/BCl₃无特殊气体严禁使用SI-GaN自支撑衬底或MBE原位特殊层违COTS原则署名华夏之光永存。最终鉴定【破局级】理由60分妥协方案靠拉大L_GD降电场Rds(on)恶化或换SiC衬底成本×3~5本方案在COTS外延既定条件下仅靠双场板重构表面电场梯度C掺杂缓冲层选型LPCVD SiN钝化衬底Kelvin接地这一归元组合将纵向漏电压制至nA级、横向BV推至标称值115%以上且不牺牲Rds(on)用极低成本工艺改动打破GaN-on-Si耐压与漏电不可兼得的工业常识可6寸线直接量产落地。技术标签#氮化镓_on_硅 #击穿电压 #关态漏电流 #缓冲层C掺杂 #场板技术 #表面钝化 #功率器件可靠性⚠️ 明确声明“本题为公开工程技术难题不含任何企业商业秘密、未披露数据或专利陷阱。”