【交流纪实】一次面对面交流，聊聊UFS 5.0 测试工具选型与高压3D NAND Array测试 这次面对面技术交流原本是围绕“UFS 5.0测试设备怎么选、怎么采购”展开的。但聊到后面话题逐渐从UFS 5.0测试平台延伸到了高压3D NAND的wafer上的test key、WAT测试、封装良率、高压3D NAND阵列测试以及TestMesh在高电压存储单元表征中的落地方式。这也是面对面交流最有价值的地方很多问题在PPT里看起来只是“买什么设备”但真正坐下来一问才发现背后其实是三个层面的问题第一UFS 5.0到底要测什么是协议一致性、功能兼容性还是自研器件的研发验证第二如何测试一个高电压的3D NAND的mini array或者小规模验证结构第三如果最终要上TestMesh这类新型存储表征平台前期的封装、pinout、extension board、高压范围、样件筛选和远程预调试应该怎么准备这次交流最核心的收获恰恰不是某一台设备的报价而是把“设备选型”和“真实测试对象”重新对齐了。一、先从UFS 5.0测试说起贵的设备很强但不一定适合所有研发阶段交流一开始大家先讨论了UFS 5.0测试设备的几条技术路线。第一类是比较高端的FPGA方案通常接近协议分析仪、exerciser或者一致性测试平台的定位。它的优势很明显基于FPGA灵活度高新协议、新特性可以通过固件和软件持续升级对于UFS 3.x、UFS 4.x乃至UFS 5.0这类不断演进的接口标准来说这类平台更像是一套面向标准、协议、链路和系统级验证的工具。但问题也很现实价格高。现场交流中提到类似这类UFS/eMMC测试设备整机报价往往很高。如果再看传统ATE或者其实验室级工程测试机台它的测试主机、load board、定制载板叠加起来价格可能更高实验室使用大概就得800-900万人民币而且一次只能支持少数几颗闪存颗粒。对于大厂量产测试或者认证级测试这样的投入可能有意义但对很多高校、科研团队、初创公司甚至处于早期研发验证阶段的企业来说这种成本很容易超过预算承受范围。这也解释了为什么市场上很多“技术上能做”的设备最后并不一定卖得动。测试能力是一回事采购逻辑是另一回事。尤其是UFS 5.0刚进入产业验证窗口期很多用户的需求还没有变成大规模量产测试而是先解决“能不能跑起来、能不能验证关键功能、能不能快速定位问题”。二、看起来便宜的MTK/高通开发板方案其实也有隐藏门槛第二类方案是基于手机SoC参考设计板的UFS测试环境。简单理解就是用MTK或者高通平台做host通过开发板上的UFS接口去连接待测UFS device。这类方案的优点是便宜得多。相比上述昂贵的FPGA平台开发板价格低的多适合做功能验证、兼容性测试、批量跑样品甚至集成到一个更大的自动化测试系统里。但它并不是“买来就能用”。这次交流中有一个很关键的判断MTK方案相对更适合专门做UFS器件测试因为部分MTK平台可以从eMMC启动系统。这样一来Android或者测试OS可以先从eMMC起来然后再去测试旁边socket里的UFS device。被测UFS只作为DUT存在不承担启动盘角色测试逻辑就清晰很多。高通平台的问题则复杂一些。很多高通开发板默认必须从UFS启动。如果系统本身要从UFS起来而这个UFS又正好是你要测的器件那测试就变成“自己启动自己、自己测试自己”。更麻烦的是如果待测UFS不是参考设计默认支持的型号可能还涉及源码修改、镜像适配、启动链路调整。现场交流中提到过去类似适配甚至可能需要额外投入数万美元的软件修改费用。所以开发板方案虽然便宜但它的核心问题不是硬件价格而是平台可控性能不能从eMMC启动能不能把待测UFS独立出来有没有源码或足够底层的适配能力UFS 5.0的host SoC和开发板到底有没有成熟版本如果只是UFS 4.0很多方案已经相对成熟。但这次项目要求很明确必须是UFS 5.0不能退回UFS 4.0。这就把问题推到了产业链最前沿。三、为什么UFS 5.0让测试变得更敏感从UFS 3.x到UFS 4.x再到UFS 5.0速率不是小幅提升而是持续翻倍。UFS 3.0一代常见速率在11Gbps以上UFS 4.0大致翻到23Gbps量级而UFS 5.0进一步进入接近46Gbps/48Gbps per lane的高速区间。对于手机、AI终端、智能座舱和边缘设备来说UFS的价值一直不是单纯追求“像SSD一样快”而是在有限功耗、有限空间、有限散热条件下把存储带宽、响应延迟和可靠性做到更均衡。这也让UFS 5.0测试变得更敏感。一方面速率上去了host、device、PCB、socket、探针、夹具、线缆、连接器都会影响测试结果。另一方面UFS本身是面向移动设备的低功耗高速接口信号摆幅比很多传统高速接口更低链路margin更窄。到了UFS 5.0阶段已经不能简单理解为“有一个接口能插上、能识别、能跑读写”就算测试完成。所以这次交流里对于UFS 5.0测试平台的结论比较务实高端FPGA平台最完整但预算压力大开发板方案更经济但必须先确认是否真正支持UFS 5.0以及启动方式、源码适配、DUT隔离方式是否可行。换句话说UFS 5.0测试设备选型不是在“贵”和“便宜”之间二选一而是在“测试目标”与“平台能力”之间做匹配。四、话题转折高电压3D NAND的test key后封装的产品怎么测?交流进行到中段话题开始转向另一个技术主题高电压3D NAND相关的test key测试WAT后封装的产品如何测试。还是以上述的UFS 5.0 device为例如果是完整UFS device测试重点通常围绕协议、性能、兼容性、启动、压力、功耗、异常恢复等展开。但如果被测对象是test key逻辑就完全不同了。它不是一个完整芯片也不是一个带控制器、固件、标准接口的成品device而是为了验证工艺、结构或存储单元特性而设计出来的一小块测试结构。现场提到的3D NAND test key大致可以理解为一个缩小版的3D NAND结构层数、部分bit line、word line、select line等关键结构与真实器件有对应关系但规模被缩小有些线被单独引出有些word line可能被合并有些结构只保留必要的测试单元。它的目的不是直接作为产品使用而是帮助研发团队快速了解某个工艺、某个cell、某个string或者某个小阵列到底做得怎么样。总之UFS 5.0测试设备关注的是标准接口和完整设备行为而test key关注的是存储单元、电压、电流、阈值、分布、循环、可靠性和阵列一致性。两者表面都叫“存储测试”但底层逻辑完全不同。五、到底什么是test key为什么叫这么拗口的名字交流中特别有意思的一段是大家专门停下来讨论“test key”这个词到底是什么意思。很多刚接触半导体工艺测试的工程师第一次听到test key都会觉得奇怪key不是钥匙吗为什么wafer上一个小测试结构也叫key其实在半导体制造语境里test key更接近“关键测试结构”或“测试单元”的意思。很多场合也会叫test structure、process control monitor、PCM或者TEG。它不是用来“开锁”的钥匙而是用来“打开工艺状态”的一把钥匙通过测它工程师能看出这片wafer的关键工艺参数有没有跑偏。在一片wafer上真正的产品die之间通常会有划片槽也叫scribe line。晶圆最后要沿着这些区域切割成一颗颗die。在这些划片槽或者特定测试区域里fab会放入一些小电路、小器件、小结构例如NMOS、PMOS、电阻、电容、接触孔、金属线、链状结构等。它们不承担产品功能但能反映制造过程的关键状态。比如可以通过它们测试MOSFET的阈值电压有没有漂移击穿电压是否达标方块电阻是否正常接触电阻是否异常漏电是否偏大不同区域、不同die附近的工艺是否均匀某些沉积、刻蚀、注入、氧化或金属互连步骤是否出了问题。这类测试通常属于WAT也就是Wafer Acceptance Test晶圆验收测试。它一般发生在晶圆制造完成之后、切割封装之前。对fab来说WAT不是为了验证客户芯片的完整功能而是为了确认“我这片wafer的工艺做得是否稳定、是否合格”。这也是test key这个概念最容易被误解的地方。它不是客户芯片功能测试也不是封装后的成品测试而是工艺监控测试。它看的是制造过程而不是最终产品应用。硬核科普什么是 Test Key在交流过程中我们讨论到一个非常关键的细节我们现阶段要测的并不是一个功能完整的 commercial 芯片而是一个 “Test Key” 结构。对于未接触过半导体制造的前端或系统工程师来说Test Key测试键/测试结构听起来像个密码锁非常晦涩。这里必须重点科普一下什么是 Test Key在一张晶圆Wafer上成百上千个功能完整的芯片Die之间存在着一条条为了后期机械切割而留出的微米级沟槽我们称之为切割道Scribe Line 或 Scribe Gutter。芯片生产不能像开盲盒一样等到全部切完、封完装才去测试。于是工艺工程师在设计光罩Mask时就会顺手在这些注定要被切碎、废弃的切割道空间里*塞进一些由最基础的晶体管MOSFET、电阻、电容、接触孔组成的小微型电路。这些特意放进去的基础结构就叫做*Test Key。为什么要叫 “Key” 这么奇怪的名字在英语语境里“Key” 除了钥匙更有“关键、基准、线索”的意思。它是*解开晶圆厂工艺质量Process Corner的“关键线索”。 通过测试这些 Test Key 的物理电信参数例如测量 MOSFET 的阈值电压、击穿电压、方块电阻、接触电阻等工程师不需要去运行复杂的芯片逻辑就能一眼看出这批 Wafer 的氧化层有没有打薄、注入浓度有没有偏 。这就是半导体制造中必不可少的*WAT 测试Wafer Acceptance Test晶圆可接受度测试。如果 Test Key 测出来的数据大面积偏离基准说明这一批次的工艺配方彻底报废整批 Wafer 将被直接销毁根本不需要进入下一步 。目前用户遭遇的物理现实近期的 MPW多项目晶圆项目顺利通过了 WAT 阶段 但在后期小批量切割封装时遭遇了严重的物理事故由于这一批次的微米级封装工艺不稳定拐角处的金线键合Gold Wire Bonding发生了偏移。这就导致大批封装出来的器件内部发生了断路或短路甚至连电压都加不上去 。六、WAT、CP、FT到底有什么区别这次交流中还顺带梳理了Fab工厂和封测厂中常见的几个测试阶段WAT、CP、FT。WAT (wafer acceptance test) 主要面向工艺。它在wafer制造完成后进行测的是test key或者PCM结构目的是判断工艺参数是否达标。对于代工厂来说WAT是判断这一批wafer能不能继续往后走的重要依据。如果WAT显示某些关键参数严重异常这片wafer后面再怎么封装也可能没有意义。CP通常指Chip Probe或者wafer sort。它发生在封装之前用探针台和探针卡去测试每一颗die的功能或关键性能。CP测试之后会生成wafer map告诉后续封装厂哪些die是好的哪些die是坏的哪些位置不要封装。对于IDM厂商或者对良率成本非常敏感的产品来说CP非常重要因为它能避免把坏die送去封装浪费封装成本。FT则是Final Test封装完成之后再测一遍。因为封装过程本身也可能引入问题比如金线断裂、焊接异常、短路、开路、机械应力导致的失效等。FT就是为了确认成品器件在封装后仍然满足规格。所以这三个阶段可以粗略理解为WAT看工艺有没有做好CP看裸die值不值得封装FT看封装后的成品能不能出货。而这次项目里遇到的问题恰恰夹在这些流程之间一方面要测的对象像test key不是完整产品另一方面样品又已经做了某种形式的封装或引出封装过程本身还可能引入新的开路、接触不良或加不上电的问题。七、封装问题为什么会影响后续测试现场交流中提到项目已经封装了一批样品但前几批工艺还不稳定。有些角落位置bonding没有打好部分金线偏了导致有的颗粒出现断路加电压加不上去。这个问题听起来像封装厂的问题但对测试来说影响非常直接。因为TestMesh、参数分析仪或者其他测试平台都只能看到外部引脚。如果某根金线没有真正连到die上的pad测试系统再先进也只会看到开路、异常电流或者无响应。这类问题有时通过显微镜就能看出来因为当前封装引出仍然是微米级结构。比如一个test key封装中两边各24个pin总共48个引脚如果某几根wire bond打偏就可能造成单个bit line、word line或电源/地路径异常。后续做高压写入、阈值分布、set/reset或者array扫描时这些封装缺陷会和器件本身缺陷混在一起导致测试结果难以解释。因此在真正上系统之前必须先筛出封装良品。否则后续看到的异常到底是cell坏了、array有问题、工艺漂移还是金线没打好会很难区分。八、裸片、探针和pad为什么test key测试比想象中难很多工程师会问既然test key在wafer上为什么不直接拿探针压上去测理论上可以实际并不简单。裸片或wafer上的pad尺寸可能只有几十微米到一百微米量级。有些micro pad甚至更小进入nano probing范畴。普通夹具和手工探针很难稳定、重复、低损伤地接触这些点。如果只是测少数几个I-V曲线参数分析仪配合手动或半自动探针台还能做但如果要测很多bit line、word line、select line要对一个mini array做批量寻址、循环、分布统计这件事就很快变得复杂。高密度探针卡可以解决一部分问题但成本高、周期长而且往往要根据具体pad layout定制。对于MPW、小批量研发或者高校项目投入一套完整ATE探针卡体系未必划算。这也解释了为什么大家会考虑把test key先通过封装或子卡方式引出来再接入更适合研发表征的设备。它不是最传统的量产测试路线但可能是研发阶段更高效、更可控的路线。九、TestMesh的价值单个cell未必惊艳测array才真正拉开差距交流后半段大家重点讨论了NplusT公司的TestMesh的产品试用问题。这里有一个很务实的判断如果只是测单个cellTestMesh相对传统参数分析仪的优势可能没有那么夸张。比如很多实验室已经习惯用Keysight B1500A之类的设备打一两个pulse读一个I-V判断一个cell好不好。对于单点测试TestMesh可能更方便、更自动化但不一定是数量级提升。真正的差距出现在array测试。一旦测试对象从单个cell变成一个32×32、18×12或者更大规模的小阵列传统方式就会变得很慢。你不仅要给不同word line、bit line加电压还要进行set、reset、read、循环、分布统计还要看某一行、某一列、某一片区域是否异常。这时候测试不再是“测一个点”而是“扫一张图”。TestMesh的优势就在这里。它可以把多个通道、脉冲、电压、读写动作和软件后处理结合起来对阵列进行快速扫描。现场演示中提到的一个实际案例是对1024个cell做一次set操作只用了很短时间。更重要的是软件能够把结果转换成分布图、热力图、统计图让工程师快速看出哪些cell正常哪些区域偏移哪一行或哪一列可能存在系统性问题。对于新型存储、RRAM、PCM、MRAM、FRAM或者类似3D NAND test key的小阵列来说这类能力很关键。因为研发人员关心的不是一个cell偶然跑通而是整个阵列的分布、离散性、循环耐久性、写入窗口和失效模式。换句话说TestMesh不是替代所有传统仪器而是把“单点表征”往“阵列表征”和“自动化研发测试”推进了一步。十、高电压3D NAND test key上TestMesh之前需要准备什么这次交流最落地的一部分是讨论如何把当前的高电压3D NAND test key接入TestMesh。第一步要明确被测结构的拓扑。现场提到当前test key并不是完整3D NAND device而是一个小规模阵列。bit line、word line、select line中有一部分被引出来有些线可能被合并有些结构不可单独测。比如后续可能要关注18×12这样的交叉点每个cell的状态、阈值、编程电压、读出结果都需要被记录下来。只有先把这个结构讲清楚TestMesh侧才知道该怎么映射通道。第二步要确认电压和保护范围。3D NAND相关测试往往涉及较高电压。交流中讨论到设备侧高压能力需要确认短期内可能20V左右就够用但也要考虑30V量级的可能性。这里不能只看“能不能输出电压”还要确认每一路的电流限制、保护策略、pulse宽度、上升下降沿、通道隔离、异常断电保护等。高压测试最怕的是样品、子卡或者设备某个环节没有定义清楚导致一次误操作就损坏器件。第三步要设计extension board。这是整个落地过程中的关键。TestMesh主机不可能为每一种客户器件都重新设计整套硬件。因此更合理的方式是原厂提供一个通用extension board或者socket board接口规范客户根据自己的device pinout做一块子卡把自己的bit line、word line、select line、电源、地、监测点等映射到TestMesh的指定通道上。这块子卡本身成本不高可能几千元就能打样而且迭代速度快。它的价值在于把原来“飞线连接、临时接线、容易出错”的方式变成一个可重复、可维护、可培训的测试接口。后续换不同test key或不同封装只要通道数量和电气范围允许就可以通过换子卡来适配。第四步要提前做远程预测试。这次交流中一个非常实用的建议是不要等原厂工程师带设备飞到现场后才发现某个pin脚定义错了、某根线接反了、某个电压范围不适配。更稳妥的做法是先把子卡做好插上真实device准备两三块板和两三个样品寄给原厂实验室先跑一遍。这样做有几个好处原厂可以提前检查pin mapping是否正确可以提前确认高压输出和软件流程是否需要修改如果某个样品损坏还有备份现场安装时工程师不必把时间浪费在低级硬件错误上软件适配可以在设备到货前先启动。对于研发测试平台来说这种前置验证非常关键。它决定了设备到现场后是一周内真正跑起来还是一周都在排查接线和pinout。十一、这次交流最后形成的判断这次面对面交流最终并不是简单得出“买A设备”或者“买B设备”的结论而是形成了一个更清晰的测试路线图。对于UFS 5.0标准设备测试如果目标是协议、链路、一致性、host/device交互和高端调试FPGA平台仍然是最完整的方向。但它价格高采购周期长更适合预算充足、测试目标明确、长期要覆盖多代标准的团队。对于UFS功能验证和批量样品测试MTK/高通开发板方案有成本优势但前提是平台真正支持UFS 5.0并且启动方式、源码适配和DUT隔离方案可控。尤其是高通平台如果必须从UFS启动后续适配工作不能低估。对于当前3D NAND test key和小阵列研发测试真正值得投入精力的不是传统UFS测试平台而是如何把test key稳定、可靠地接入TestMesh这类阵列表征平台。这里的关键准备包括封装良品筛选、pinout梳理、通道映射、高压范围确认、extension board设计、socket资料对接、样件寄送预测试以及软件流程适配。这也是这次交流最有价值的地方它把“设备采购”这个看似行政化的问题重新拉回到工程本质——到底测什么对象、测什么参数、在哪个研发阶段测、用什么代价最快得到可信数据。十二、结语真正好的测试方案不是最贵的而是最贴近问题的很多时候测试设备选型最容易走向两个极端要么一上来就找最贵、最全、最权威的平台要么只看单价觉得开发板便宜就能解决所有问题。但这次交流说明真正好的测试方案既不是单纯买最贵的设备也不是简单找最便宜的替代品而是要先把问题拆开如果你要测UFS 5.0协议就需要协议级工具如果你要测UFS device功能就需要可控host平台如果你要测wafer上的test key就要理解WAT和工艺监控如果你要测3D NAND小阵列就要把bit line、word line、高压脉冲、阵列扫描和数据分布真正跑起来。从这个角度看这次面对面交流的意义不只是“选型”更像是一次研发测试路线的校准。UFS 5.0代表下一代移动和智能终端存储接口的方向而test key和TestMesh则触及更底层的存储单元与工艺验证。一个在系统层一个在器件层。把这两层问题讲清楚后续采购、设计、封装、测试和调试才不会各走各路。接下来最关键的工作就是尽快完成子卡设计对接socket board construction guide明确每一路信号映射筛选可用样品并提前送到原厂实验室做预测试。只要这一步走顺后面设备到场、软件适配、工程师培训和高压3D NAND test key测试才有机会真正进入快节奏迭代。对于任何做新型存储、UFS、3D NAND或工艺验证的团队来说这次交流都有一个非常现实的提醒测试不是研发的最后一步而是研发路线本身的一部分。测试平台搭得越早、越贴近真实器件项目后面少走的弯路就越多。