深入解析TI C2000 McBSP：从核心原理到SPI/I2S实战配置 1. 项目概述在嵌入式系统尤其是像TI C2000系列这样的实时微控制器开发中串行通信接口是连接外部世界的关键桥梁。TMS320F2837xD作为一款高性能的双核实时微控制器其集成的多通道缓冲串行端口McBSP模块功能之强大、配置之灵活常常让初次接触的开发者感到既兴奋又头疼。兴奋在于它几乎能通吃各种常见的串行音频、通信协议头疼则在于其寄存器众多配置选项繁杂稍有不慎就会导致通信失败。我曾在多个工业电机控制和音频处理项目中深度使用过这个模块从最初的照搬例程到后来的游刃有余中间踩过不少坑也积累了一些心得。这篇文章我就结合官方手册和实战经验为你深入拆解McBSP的核心原理、关键配置步骤以及那些手册上不会写的调试技巧目标是让你看完后不仅能理解它怎么工作更能知道如何让它为你可靠地工作。2. McBSP核心架构与数据流解析要驾驭McBSP首先得理解它的“五脏六腑”。你可以把它想象成一个高度专业化的串行数据“收费站”有独立的进口接收和出口发送车道每条车道都有多级缓冲区和精密的信号控制机制。2.1 模块整体框图与引脚功能McBSP通过6个引脚与外部设备连接构成了其数据流和控制流的物理基础数据引脚MDRx(Data Receive) 串行数据接收引脚。外部设备发送的比特流从这里一位一位地进入McBSP。MDXx(Data Transmit) 串行数据发送引脚。处理器要发送的数据从这里一位一位地输出到外部设备。时钟与帧同步引脚MCLKRx(Receive Clock) 接收时钟。它控制着从MDRx引脚采样每一位数据的节奏。时钟的边沿上升沿或下降沿决定了何时读取数据位。MCLKXx(Transmit Clock) 发送时钟。它控制着从MDXx引脚输出每一位数据的节奏。MFSRx(Receive Frame Sync) 接收帧同步。这个信号的一个有效跳变脉冲告诉McBSP“一个新的数据帧开始了准备好接收数据吧”。MFSXx(Transmit Frame Sync) 发送帧同步。这个信号的一个有效跳变告诉McBSP“一个新的数据帧可以开始发送了”。这六个引脚的功能是相互独立的这意味着接收和发送可以完全异步使用不同的时钟和帧同步信号这为连接不同时钟域的器件提供了极大的灵活性。模块内部数据通路和控制通路是分离的。CPU或DMA控制器通过内部外设总线与一组16位的寄存器进行通信这些寄存器是软件配置和访问McBSP的窗口。而数据的实际移位串行化与反串行化则由硬件自动完成无需CPU干预从而大大减轻了处理器负担。2.2 三重缓冲接收与双缓冲发送机制这是McBSP设计中最精妙的部分之一直接决定了其数据吞吐的流畅度和CPU中断效率。接收路径三重缓冲接收移位寄存器 (RSR1, RSR2) 这是数据进入芯片的第一站。MDRx引脚上的串行数据位在MCLKRx的节拍下被逐位移入RSR。当移满一个“串行字”Serial Word比如16位后硬件会自动触发下一步操作。接收缓冲寄存器 (RBR1, RBR2) 这是第二站。一旦RSR满且RBR为空即上一帧数据已被取走RSR中的内容就会被复制到RBR。这个缓冲级的存在使得RSR可以立刻开始接收下一个字而不用等待CPU来读取实现了流水线操作。数据接收寄存器 (DRR1, DRR2) 这是CPU或DMA最终读取数据的地方。当RBR数据就绪且DRR为空即CPU已读完上一个数据RBR的内容就会被复制到DRR并置位RRDY接收就绪标志可以触发中断或DMA事件通知CPU/DMA来取数。关键理解 为什么是“三重”缓冲因为数据从引脚到CPU经过了RSR - RBR - DRR 三次暂存。这允许McBSP在CPU尚未处理完前一个数据时连续接收最多两个完整的数据字一个在RBR一个正在RSR中移位极大地避免了数据溢出Overrun错误。发送路径双缓冲数据发送寄存器 (DXR1, DXR2) 这是CPU或DMA写入待发送数据的地方。写入后XRDY发送就绪标志会被清除。发送移位寄存器 (XSR1, XSR2) 这是数据离开芯片前的最后一站。当XSR为空即上一个字已全部移位输出或当上一个字的最后一位正被移出时DXR中的数据会自动被复制到XSR。随后在MCLKXx和MFSXx的控制下XSR中的数据被逐位移出到MDXx引脚。当数据从DXR复制到XSR后XRDY会再次置位通知CPU可以写入下一个数据。操作心得 理解这个缓冲机制对编程至关重要。在发送时你需要在XRDY有效或发送中断产生时及时将下一个数据写入DXR否则发送就会“断流”。在接收时你需要在RRDY有效或接收中断产生时及时从DRR读取数据否则如果连续三个字到达DRR未读RBR满RSR满就会发生数据覆盖导致溢出错误。2.3 数据字长与寄存器使用关系数据字长的选择直接影响哪些寄存器被激活这是配置时容易混淆的地方字长 ≤ 16位 (8, 12, 16) 这是最常用的模式。只需要使用“1”系列的寄存器。即接收使用DRR1、RBR1、RSR1发送使用DXR1、XSR1。DRR2、RBR2、RSR2、DXR2、XSR2这些寄存器不会被使用、读取或移位。字长 16位 (20, 24, 32) 当需要传输高精度音频如24位或其他宽数据时需要使用“2”系列寄存器来存放高16位。数据流变为接收 引脚 -RSR2(高16位) -RSR1(低16位) -RBR2/RBR1-DRR2/DRR1。CPU必须先读DRR2高16位再读DRR1低16位读取DRR1的动作会触发下一次RBR到DRR的复制。发送CPU必须先写DXR2高16位再写DXR1低16位。写入DXR1会触发数据从DXR复制到XSR如果XSR就绪。避坑指南 在配置大于16位的字长时务必注意读写顺序。错误的顺序会导致数据错位。一个可靠的编程习惯是在中断服务程序或DMA搬运逻辑中严格遵循“先高后低”的约定。3. 时钟、帧同步与数据格式深度配置McBSP的灵活性很大程度上体现在其对时钟、帧结构和数据格式的精细控制上。这部分配置集中在几个关键的控制寄存器中。3.1 时钟生成与极性配置时钟是串行通信的“心跳”。McBSP的时钟可以来自外部引脚也可以由内部的采样率发生器Sample Rate Generator, SRG产生。时钟源选择CLKRM/CLKXM位 决定接收/发送时钟(CLKR/X)是来自对应的外部引脚(MCLKR/X)还是由内部的SRG驱动。对于需要主控时钟的场景如作为SPI主机通常将CLKXM设为1输出并配置SRG产生时钟。SCLKME和CLKSM位 共同决定SRG的输入时钟源。可以是CPU的系统时钟LSPCLK的分频也可以是外部CLKS引脚甚至是CLKR/X引脚本身用于外部时钟同步模式。时钟极性CLKRP/CLKXP位 这是极易出错的地方。它定义了数据在时钟的哪个边沿被采样或驱动。对于接收(CLKRP) 通常设置为0表示在CLKR的下降沿采样MDR引脚的数据。设置为1则在上升沿采样。对于发送(CLKXP) 通常设置为0表示在CLKX的上升沿更新MDX引脚的数据即输出数据。设置为1则在下降沿更新。极性匹配原则 必须与通信对端设备的时序要求严格匹配。例如许多SPI设备约定在时钟上升沿采样数据那么作为主机McBSP就需要在时钟下降沿更新数据即CLKXP1以确保数据在上升沿到来时是稳定的。内部采样率发生器 (SRG) 这是一个可编程的分频器可以产生CLKG内部时钟和FSG内部帧同步信号。通过配置CLKGDV分频系数和FPER帧周期可以灵活生成所需的串行比特率和帧频率。重要限制 McBSP的工作频率CLKR/X不能超过LSPCLK频率的一半。在配置SRG分频时务必核算。3.2 帧结构与相位详解帧同步信号定义了数据包的边界。McBSP支持单相位和双相位帧这为适配复杂协议提供了可能。帧同步极性FSRP/FSXP位定义帧同步脉冲的有效电平。0表示高电平有效1表示低电平有效。同样需要与对端设备一致。帧同步忽略RFIG/XFIG位是一个高级功能。当设置为1时McBSP会忽略在预期之外的帧同步脉冲。这在处理连续数据流或某些特定数据打包模式时非常有用可以避免意外的帧同步打断数据传输。数据延迟RDATDLY/XDATDLY定义了从帧同步有效到第一个数据位开始传输之间的时钟延迟周期数。通常设置为11比特延迟这意味着在帧同步有效后的第一个时钟边沿第一位数据才出现在引脚上。这为接收方提供了稳定的建立时间。设置为00比特延迟时数据与帧同步同时出现可能带来时序风险设置为2则提供两个比特的延迟。单相位与双相位帧单相位帧((R/X)PHASE 0) 一个帧由N个长度相同的串行字组成。通过(R/X)FRLEN1设置字数1-128通过(R/X)WDLEN1设置字长8,12,16,20,24,32位。双相位帧((R/X)PHASE 1) 一个帧被分为两个阶段Phase 1和Phase 2。每个阶段可以有不同的字长和字数。这用于实现像AC‘97这样的复杂协议其帧结构包含一个16位的命令字Phase 1和多个20位的音频数据字Phase 2。分别用(R/X)FRLEN1/WDLEN1配置Phase 1用(R/X)FRLEN2/WDLEN2配置Phase 2。3.3 数据格式处理压缩扩展与位序McBSP内置了硬件数据格式转换功能主要用于语音通信领域。压缩扩展 (Companding)功能 支持μ-law和A-law格式与线性PCM码之间的实时转换。μ-law主要用于北美和日本A-law主要用于欧洲。这可以将13-14位的动态范围压缩到8位节省传输带宽。配置 通过RCOMPAND和XCOMPAND位域使能和选择格式。关键点 当使能压缩扩展时串行字长必须配置为8位(R/X)WDLENx 000b因为压缩后的数据固定为8位码字。数据对齐 发送时需要将线性数据左对齐写入DXR1。μ-law格式要求14位数据左对齐低2位填0A-law要求13位数据左对齐低3位填0。接收时硬件会自动将8位码字扩展为左对齐的16位数据存入DRR1。LSB优先传输 大多数协议采用MSB最高有效位优先传输。但某些8位协议要求LSB最低有效位优先。通过设置(R/X)COMPAND 01b可以使能8位数据的位序反转功能。同样此功能仅在字长为8位时有效。调试经验 在调试与音频编解码器如TLV320AIC3101的通信时如果发现数据错乱或噪声大除了检查时钟极性一定要仔细核对帧结构单/双相位、字长、字数以及是否误开了压缩扩展或LSB优先模式。这些配置不匹配是导致“有时钟有数据但内容全错”的常见原因。4. 驱动开发与寄存器级编程实战理解了原理我们进入实战环节。虽然TI提供了便捷的DriverLib库函数但直接操作寄存器能让你对过程有更透彻的掌控。下面以一个典型的SPI主模式时钟停止模式配置为例详解步骤。4.1 McBSP作为SPI主设备配置流程假设我们需要将McBSP配置为SPI主机连接一个SPI从设备如ADC或DAC通信格式为时钟极性CPOL0空闲低电平时钟相位CPHA0数据在第一个边沿采样8位数据MSB优先。步骤1 引脚复用与初始化首先通过GPIO复用寄存器将对应的MCBSP引脚功能激活。以McBSP-A为例// 假设使用GPIO16(MCLKXA), GPIO17(MFSXA), GPIO18(MDXA), GPIO19(MDRA) // 1. 先配置GPIO MUX1寄存器的高位GPIO16-31将引脚功能映射到MCBSP-A // 具体位域请参考芯片数据手册例如GPIO16的MCBSP功能可能在MUX1的某两位上 EALLOW; GpioCtrlRegs.GPAMUX1.bit.GPIO16 2; // 将GPIO16配置为MCLKXA功能 GpioCtrlRegs.GPAMUX1.bit.GPIO17 2; // 将GPIO17配置为MFSXA功能 GpioCtrlRegs.GPAMUX1.bit.GPIO18 2; // 将GPIO18配置为MDXA功能 GpioCtrlRegs.GPAMUX1.bit.GPIO19 2; // 将GPIO19配置为MDRA功能 EDIS;注意 为了避免引脚在切换功能时产生毛刺TI推荐先配置GPyGMUX如果存在再配置GPyMUX。同时对于输入引脚如MDRA需要将对应的输入量化选择器设置为异步模式GPxQSELn 3。步骤2 复位与使能McBSP模块在配置任何参数前最好将模块置于复位状态。// 置位SPCR2中的XRST和SPCR1中的RRST为0复位发送器和接收器 McbspaRegs.SPCR2.bit.XRST 0; McbspaRegs.SPCR1.bit.RRST 0; // 置位SPCR2中的GRST为0复位采样率发生器 McbspaRegs.SPCR2.bit.GRST 0; // 等待复位完成通常需要几个时钟周期 DELAY_US(1); // 简短延时 // 使能模块如果之前被禁用 McbspaRegs.SPCR2.bit.FRST 0; // 帧同步逻辑复位 McbspaRegs.SPCR2.bit.GRST 1; // 释放采样率发生器复位 // 等待采样率发生器稳定CLKG稳定 DELAY_US(1);步骤3 配置时钟与采样率发生器 (SRG)作为SPI主机我们需要由McBSP产生时钟(CLKX)和帧同步作为片选FSX。// 使用SPI时钟停止模式这是McBSP模拟SPI协议的关键 McbspaRegs.PCR.bit.CLKSTP 1; // 使能时钟停止模式 McbspaRegs.PCR.bit.CLKXP 0; // CLKX极性上升沿输出数据CPOL0, CPHA0时从机在上升沿采样 // 注意在时钟停止模式下CLKXM和FSXM的配置有特殊含义见下文 // 配置采样率发生器产生SPI时钟 // 假设LSPCLK 50MHz 我们需要SPI时钟SCLK 5MHz // CLKGDV (LSPCLK / (2 * SCLK)) - 1 (50e6 / (2*5e6)) -1 5 -1 4 // 但注意在时钟停止模式下实际的输出时钟频率是CLKG / 2。所以计算时目标频率要乘以2。 // 即 CLKGDV LSPCLK / (SCLK * 2) - 1 50e6/(5e6*2)-1 5-14 (结果巧合相同) McbspaRegs.SRGR2.bit.CLKSM 1; // SRG时钟源选择LSPCLK McbspaRegs.SRGR1.bit.CLKGDV 4; // 分频系数设为4 // 帧同步作为SPI片选由SRG内部产生且每帧一个脉冲 McbspaRegs.SRGR2.bit.FSGM 1; // FSG由采样率发生器驱动 McbspaRegs.SRGR2.bit.FPER 0; // 帧周期为1个CLKG周期即每个字产生一个帧同步步骤4 配置数据格式与帧结构SPI通常是单相位、8位或16位数据。// 配置接收控制寄存器RCR McbspaRegs.RCR2.bit.RPHASE 0; // 单相位帧 McbspaRegs.RCR2.bit.RFRLEN1 0; // 每帧1个字RFRLEN10表示1个字 McbspaRegs.RCR2.bit.RWDLEN1 0; // 每个字8位000b 8-bit McbspaRegs.RCR2.bit.RDATDLY 1; // 1比特数据延迟标准SPI // 配置发送控制寄存器XCR McbspaRegs.XCR2.bit.XPHASE 0; // 单相位帧 McbspaRegs.XCR2.bit.XFRLEN1 0; // 每帧1个字 McbspaRegs.XCR2.bit.XWDLEN1 0; // 每个字8位 McbspaRegs.XCR2.bit.XDATDLY 1; // 1比特数据延迟 // 配置引脚控制寄存器PCR设置时钟和帧同步为输出 // 在时钟停止模式下CLKXM和FSXM的配置有特殊组合 // CLKSTP1x, CLKXM1, FSXM1 表示McBSP是SPI主机且在FSX为高时时钟运行 McbspaRegs.PCR.bit.CLKXM 1; // CLKX由SRG驱动输出 McbspaRegs.PCR.bit.FSXM 1; // FSX由SRG驱动输出 McbspaRegs.PCR.bit.FSXP 1; // FSX低电平有效作为SPI片选通常低电平选中步骤5 使能发送器、接收器与中断/DMA// 先确保DXR和DRR为空或初始状态 McbspaRegs.DXR1.all 0x0000; // 使能发送器和接收器 McbspaRegs.SPCR2.bit.XRST 1; // 释放发送器复位 McbspaRegs.SPCR1.bit.RRST 1; // 释放接收器复位 // 等待至少2个CLKR/X周期让收发器稳定 DELAY_US(1); // 使能帧同步发生器启动传输 McbspaRegs.SPCR2.bit.FRST 1; // 配置中断可选 // 例如使能接收中断RRDY和发送中断XRDY McbspaRegs.SPCR2.bit.XINTM 0; // XRDY触发XINT中断 McbspaRegs.SPCR1.bit.RINTM 0; // RRDY触发RINT中断 // 在PIE控制器中使能对应的McBSP中断如INT11.5, INT11.6步骤6 数据收发操作在中断服务程序或主循环中处理数据。// 发送数据函数 void McBSP_SendData(Uint16 data) { while(McbspaRegs.SPCR2.bit.XRDY ! 1); // 等待发送就绪或使用中断 McbspaRegs.DXR1.all data; // 写入数据启动发送 } // 接收数据函数 Uint16 McBSP_ReceiveData(void) { while(McbspaRegs.SPCR1.bit.RRDY ! 1); // 等待接收就绪或使用中断 return McbspaRegs.DRR1.all; // 读取数据 } // SPI全双工交换主模式典型操作 Uint16 McBSP_SPI_Transfer(Uint16 txData) { McBSP_SendData(txData); // 发送数据的同时也会启动接收 return McBSP_ReceiveData(); // 读取同时接收到的数据 }4.2 关键寄存器与DriverLib函数映射参考虽然直接操作寄存器有助于理解但TI提供的DriverLib库能极大提高开发效率和代码可读性。你提供的表格正是寄存器与库函数的映射关系。这里结合实战强调几个最常用的函数组初始化与配置I2C_initController()/McBSP_init()(类比) 虽然你给的是I2C表但概念相通。McBSP有类似的初始化函数用于配置基本参数。I2C_setConfig() 类比McBSP会有设置工作模式、时钟极性等的函数。数据操作I2C_putData()-McbspaRegs.DXR1.all data 写入发送数据。I2C_getData()-data McbspaRegs.DRR1.all 读取接收数据。中断控制I2C_enableInterrupt()/I2C_disableInterrupt() 使能/禁止中断。I2C_getInterruptStatus()/I2C_clearInterruptStatus() 获取和清除中断标志。对于McBSP需要查询SPCR中的XRDY、RRDY或SPCR中的中断标志位。FIFO控制如果McBSP支持 一些增强型McBSP带有FIFO可以用I2C_enableFIFO()类似的函数来使能并设置触发深度这对批量数据传输和降低中断频率非常有用。开发建议 在项目初期或快速原型阶段强烈建议使用DriverLib。它封装了底层细节减少了配置错误。在后期优化或排查极端问题时再结合寄存器手册进行底层分析。务必在代码中为关键配置如时钟分频、帧长添加宏定义或注释说明计算公式便于后续维护。5. 典型应用场景与高级功能探讨McBSP不仅仅是一个简单的SPI/UART替代品它的强大之处在于能够直接对接多种行业标准协议。5.1 对接音频编解码器 (I2S, AC97)这是McBSP的经典应用。以I2S协议为例其特点是左右声道数据交替传输伴随位时钟BCLK和左右声道时钟LRCK/WCLK。配置要点帧同步作为LRCK 将FSX/R配置为输出并使其频率等于音频采样率如44.1kHz。这通过SRG的FPER和CLKGDV配合实现。时钟作为BCLKCLKX/R输出位时钟其频率 采样率 * 位数 * 通道数。例如44.1kHz * 32bits * 2 2.8224 MHz。双相位帧 对于32位音频数据24位有效位8位填充可能需要配置为单相位32位字或利用双相位处理。I2S通常需要设置数据延迟为1比特。字长与对齐 严格匹配编解码器的数据格式例如左对齐、I2S格式、右对齐。5.2 数字回路测试与数据压缩扩展McBSP支持数字回环模式Digital Loopback, DLB通过设置PCR.DLBEN 1可以将发送端输出内部连接到接收端输入。这在驱动开发阶段非常有用无需外部硬件即可测试数据收发通路是否正常。 结合压缩扩展功能可以用于测试语音算法的量化效果发送线性PCM数据 - 使能μ-law压缩 - 内部回环 - 使能μ-law扩展 - 接收数据对比原始数据与经过压缩扩展后的数据差异。5.3 多通道模式与T1/E1帧传输McBSP支持多达128个通道的多通道选择模式通过MCR、RCER、XCER等寄存器可以独立使能或屏蔽特定通道的数据收发。这在电信领域的T124通道或E132通道成帧器接口中非常有用允许处理器只处理感兴趣的时隙通道数据极大提高了效率。6. 调试排错与性能优化经验录即使按照手册配置McBSP也可能“沉默不语”。以下是我总结的常见问题排查清单和优化技巧。6.1 常见问题排查清单现象可能原因排查步骤无时钟/帧同步信号输出1. 引脚复用未正确配置。2. 模块或SRG未使能/未解除复位(XRST/RRST/GRST/FRST)。3.CLKXM/FSXM未设置为输出模式。4. 时钟停止模式配置错误。1. 检查GPIO MUX寄存器。2. 单步调试确认SPCR和SRGR寄存器配置值。3. 用示波器测量引脚确认无硬件问题。有时钟帧同步但无数据1. 数据延迟(DATDLY)配置错误通常应为1。2. 发送器未就绪时写数据未等XRDY。3. 字长(WDLEN)不匹配。4. 对端设备未正确响应。1. 检查RCR2/XCR2中的DATDLY。2. 发送前轮询SPCR2.XRDY位。3. 核对双方数据位宽。数据错位或内容错误1. 时钟极性(CLKXP/CLKRP)错误。2. 帧同步极性(FSXP/FSRP)错误。3. MSB/LSB顺序错误是否误开COMPAND01b。4. 压缩扩展模式意外开启。1. 用示波器捕获CLK、FS、DATA时序与对端设备规格书对比。2. 检查PCR和RCR2/XCR2中的极性位和COMPAND位。只能收发一次数据1. 帧长度(FRLEN)配置为1且未连续写入数据。2. 中断标志未清除阻塞后续中断。3. DMA配置错误未形成循环搬运。1. 确认帧长度。对于连续传输确保在XRDY每次有效时都写入新数据。2. 在中断服务程序中清除相应标志。数据溢出(Overrun)或下溢(Underrun)1. CPU处理速度跟不上数据速率。2. 中断响应延迟过长。3. FIFO未使能或触发深度设置不当。1. 提高CPU优先级或使用DMA。2. 使能并合理配置FIFO。3. 检查RBUF和XBUFF状态位。6.2 性能优化与实战技巧优先使用DMA 对于批、高速的数据传输如音频流务必使用DMA。将McBSP的REVT接收事件和XEVT发送事件连接到DMA通道可以实现在无需CPU干预的情况下在内存和McBSP数据寄存器之间自动搬运数据极大释放CPU资源。合理利用FIFO 如果芯片型号支持McBSP FIFO如F2837xD一定要用起来。设置一个合理的触发深度例如接收FIFO半满时产生DMA请求可以减少中断或DMA请求的频率提升系统效率。时钟精度考量 当使用内部SRG产生音频标准时钟如44.1kHz时由于LSPCLK通常由整数分频得到可能无法产生绝对精确的频率。对于要求极高的音频应用可能需要使用外部高精度时钟源或使用PLL生成更匹配的LSPCLK。功耗管理 在低功耗应用中不使用的McBSP模块应及时通过外设时钟控制寄存器禁用其时钟输入以节省功耗。配置顺序很重要 推荐的配置顺序是引脚复用 - 全局复位(GRST0) - 配置所有控制寄存器RCR,XCR,SRGR,PCR等 - 释放GRST- 释放XRST/RRST- 释放FRST。在复位状态下配置寄存器最安全。仿真暂停的影响 在CCS仿真时如果暂停CPUMcBSP的时钟可能停止但外部设备可能仍在发送数据这会导致FIFO溢出或数据丢失。在调试通信问题时尝试不暂停全速运行或使用硬件断点而非软件断点。最后再分享一个调试“笨”办法但极其有效编写一个最简单的回环测试程序。先将McBSP配置为数字回环模式自发自收。如果这样都不通那问题一定在芯片本身的配置或软件上。通了之后再连接外部设备将问题范围缩小。McBSP确实复杂但一旦理顺它就会成为你项目中连接各种外设的可靠利器。